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Xmodel HSlink (7)MS Dairy/MS study 2023. 2. 6. 22:56
이번에는 Clock과 data의 recovery에 대한 loop modeling을 배우게 되었다. CDR이라고 하며 clock과 data는 사실상 같이 복구가 된다고 한다. Rx측에서 data를 받을 때는 optical한 sampling point가 있다. 데이터 변화의 중앙에서 받아야 recovery가 적절할 것이다. Rx에서 sampling clock을 복구하는데 edge position과 bit rate에 base 되어있다. Tx에서 신호를 보내는데 CDR은 간단하게는 PLL이나 DLL을 이용해서 RCLK으로 skew를 다시 복구하게 된다. 외부랑 위상이 동일하게끔 보정하는 것이다. 그렇게 delay를 상쇄하는 회로를 통해서 RCLK을 보내게 된다. 이는 송신측에서 sample clk을 보내서 sa..
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Xmodel HSlink (6)MS Dairy/MS study 2023. 2. 6. 22:06
2일차에는 수업을 PLL부터 진행을 했다. 내가 가장 이해를 못했던 부분이었는데, 연구원분이 설명을 잘해줘서 나름 이해가 갔다. PLL은 기본적으로 output clk과 input clk을 feedback을 통해서 align하는 과정이라고 한다. 즉 inout의 clk을 동기화해서 data의 sampling이 제대로 될 수 있도록 돕는 것이다. Voltage controlled oscillator를 통해서 phase와 frequency를 조절한다고 한다. (보통 높은 주파수를 뽑아서 feedback 비교는 낮은 주파수로) synchronize two clock을 하는 방식은 phase offset의 비교와 frequency 비교가 있다. 설명을 할 때 예시를 들어서 설명을 해줬는데, 시간 차이가 10분 ..