MS Dairy
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Signal Integrity - overviewMS Dairy/MS study 2023. 2. 10. 16:42
방학에 Serdes와 관련해서 계속 공부를 하고 있다. 물론 내가 열심히 않하고 좀 노는게 문제이다... 그래서 idec 강의를 신청해서 저번주에는 'Xmodel을 활용한 고속 Transmission line interface'에 대한 수업을 들었고 이번에는 '초고속 시스템 설계 및 신호/전력 무결성' 에 대한 수업을 신청하게 되었다. 이 수업이 내가 가장 존경하던 송대건 교수님께서 진행을 하는 수업이어서 굉장히 가고 싶었지만, 한편으로는 부산대까지 가야하는 거리상의 문제와 나를 아는 교수님이기에 뭐랄까 부담이 있어서 고민을 했었다. 그래서 처음에 신청을 했다고 취소를 했었는데, 아무리 봐도 수업 내용이 흥미가 가는 내용이어서 다시 신청을 했다 ㅋㅋㅋ 그렇게 부산대를 1박 2일을 투어하는 수업이 되게 되..
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Xmodel HSlink (8)MS Dairy/MS study 2023. 2. 7. 21:21
마지막 수업 내용으로 BER에 대한 것을 배우게 되었다. 그렇게 이전동안 배운 HSlink를 모아서 block으로 보면 위와 같이 구성이 된 셈이다. 그 구성에서 각각의 위치에서 굉장히 많은 noise들이 끼기 마련이다. 성능을 측정하는 것 중에 하나가 바로 BER로 bit error rate이다. 그리고 jitter Tolerance도 있는데, 이는 jitter를 넣고 견디는 정도를 파악하는데, 고속에서는 UI가 굉장히 적게 버티는 것을 볼 수 있다. Xmodel에서는 BER에 대한 statistical simulation이 가능하다. 확률정보를 예측한 결과를 볼 수 있다. 이는 conditional probability distribution function (CPDF)를 이용해서 과거 조건부 확률 ..
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Xmodel HSlink (7)MS Dairy/MS study 2023. 2. 6. 22:56
이번에는 Clock과 data의 recovery에 대한 loop modeling을 배우게 되었다. CDR이라고 하며 clock과 data는 사실상 같이 복구가 된다고 한다. Rx측에서 data를 받을 때는 optical한 sampling point가 있다. 데이터 변화의 중앙에서 받아야 recovery가 적절할 것이다. Rx에서 sampling clock을 복구하는데 edge position과 bit rate에 base 되어있다. Tx에서 신호를 보내는데 CDR은 간단하게는 PLL이나 DLL을 이용해서 RCLK으로 skew를 다시 복구하게 된다. 외부랑 위상이 동일하게끔 보정하는 것이다. 그렇게 delay를 상쇄하는 회로를 통해서 RCLK을 보내게 된다. 이는 송신측에서 sample clk을 보내서 sa..
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Xmodel HSlink (6)MS Dairy/MS study 2023. 2. 6. 22:06
2일차에는 수업을 PLL부터 진행을 했다. 내가 가장 이해를 못했던 부분이었는데, 연구원분이 설명을 잘해줘서 나름 이해가 갔다. PLL은 기본적으로 output clk과 input clk을 feedback을 통해서 align하는 과정이라고 한다. 즉 inout의 clk을 동기화해서 data의 sampling이 제대로 될 수 있도록 돕는 것이다. Voltage controlled oscillator를 통해서 phase와 frequency를 조절한다고 한다. (보통 높은 주파수를 뽑아서 feedback 비교는 낮은 주파수로) synchronize two clock을 하는 방식은 phase offset의 비교와 frequency 비교가 있다. 설명을 할 때 예시를 들어서 설명을 해줬는데, 시간 차이가 10분 ..