Xmodel HSlink (8)

마지막 수업 내용으로 BER에 대한 것을 배우게 되었다.

그렇게 이전동안 배운 HSlink를 모아서 block으로 보면 위와 같이 구성이 된 셈이다.

그 구성에서 각각의 위치에서 굉장히 많은 noise들이 끼기 마련이다.

성능을 측정하는 것 중에 하나가 바로 BER로 bit error rate이다.

 

그리고 jitter Tolerance도 있는데, 이는 jitter를 넣고 견디는 정도를 파악하는데, 고속에서는 UI가 굉장히 적게 버티는 것을 볼 수 있다. 

 

Xmodel에서는 BER에 대한 statistical simulation이 가능하다. 확률정보를 예측한 결과를 볼 수 있다. 

이는 conditional probability distribution function (CPDF)를 이용해서 과거 조건부 확률 정보로 특성을 시뮬한다고 한다.

Xmodel에서 위와 같이 회로를 구성하고 Rx측에서 compare module로 확률을 계산할 수 있다고 한다. BER primitive...

결과를 보면 monte-carlo는 진짜 에러를 찾으니 BER이 낮은 여기서는 0이 나오고 bit error 확률은 값이 나오는 것을 볼 수 있다.

DC value값을 올려서 offset 시키면 BER이 커지는 것을 볼 수 있다. 이는 offset으로 인해서 안쪽으로 치우치기 때문에 그렇다고 볼 수 있다.

그래서 모든 요소들을 넣어서 HSlink를 구성하게 되면, PLL과 CDR의 locking이 잘 되는 것을 볼 수 있다.

clock의 경우도 jitter histogram이 좀 더 모인 것을 볼 수 있고, eye diagram 또한 잘 open 된 것을 볼 수 있다.

또한 bathtub curve를 Vos를 통해서 샘플링 최적값에서 멀어짐에 따라서 BER을 체크할 수 있다고 한다.

마지막으로 jitter tolerance로 JTOL을 simulation하면 SJ를 추가해서 값을 넣으면서 sweep이 가능하다. 그렇게 target에 맞춰서 설계를 하는 것이다. 그러면 margin등을 알 수 있는 것이다.

---

이번에는 기본적인 BER관련해서 알아보았고, 기본적으로 성능을 확인하는데 기반한다.

이번 idec 수업은 Xmodel로 할 수 있는 A+D의 simulation을 알아보게 된 것이다.

나름 interface 관련해서 HSlink를 개괄적으로 배운 것 같아서 도움이 되었다.

후 더 열심히 찾아보고 논문도 알아봐야할 것 같다.... 그 전에 데이터센터의 기본도 빨리 공부해야겠다...