Power Integrity - overview

Signal Integrity에 대해서 복습을 간략하게 하고 진행을 하였다. 

사실 가장 중요한 부분은 표준 Driver가 50옴의 특성을 가지기에, 이에 대한 전류전압비인 Zo를 channel과 일치시키는 것이 가장 중요한 것이다. 

얘는 사실 고주파관점이가 DC에 대한 것은 아니다. (DC가 dominant하면 RC delay)

 

더 구체적으로는 Differential signaling이나 X-talk과 같은 loss에 대한 얘기도 있었으니, 이전 게시물을 확인해볼 수 있다.

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어찌됐든 이틀째 수업은 PDN이라는 power/ground network에 대해서 진행을 하게 되었다. 

즉 power integrity를 중심적으로 source단에 대한 noise를 바라보는 것이다.

 

Power/Gnd network를 비유할 때 물 공급으로 비유를 한다. 취수장에서 나온 물을 그대로 쓰지 않고 침전지나 여과지, 정수지를 거쳐서 집에 도착을 하는 것이 마치 PDN이랑 닮았다.

Power supply에서 공급이 되지만 chip에 도달할 때, power는 board에서 공급이 된다.

하지만 이 경우에는 단수와 같은 noise가 발생하기 나름이다.

 

그래서 노이즈의 감소를 위해서 analog단과 digital단의 GND를 나눠서 설계를 한다. power도 마찬가지로 나누게 된다. 이렇게 하는 이유는 analog는 noise에 취약하기 때문에 Switching에 의한 노이즈가 영향을 크게 주기 때문이다.

예를 들어서 micro stipline으로 설계를 한다면 SPGS순으로 PCB를 설계할텐데, signal switching이 영향이 커서 A와 D를 구분해서 power와 GND를 분리하는 것이다.

 

또한 노이즈 방지를 위해서 Decoupling Capacitor를 사용하게 된다. DECAP이라고 하며, small power supply 느낌이다. 쉽게 얘기하자면 단수시 바로 옆에 DECAP에서 끌어다 쓰고 나중에 채우면 되는 것이다.

 

power의 전압이 전류의 차이로 인해서 생겨서 노이즈가 된다. 즉 digital data의 switching에 의해서 I가 급변하고 V가 노이즈가 생기는 것이다. 이는 내부 기생 inductor에 의해서 발생하는 것이다.

 

SSN (simultaneous Switchin Noise)로 회로의 loop로 인해서 inductance값이 커지는데, loop를 잘게 쪼개면서 작은 부분으로 L을 보면서 V의 변화를 낮추게 된다. 즉, loop를 끊어서 타겟이 안보이게 하는 것이다. 

(드립으로 SSN이 미국의 민증이라는...ㅋㅋㅋ)

 

그래서 inductance의 정의를 보면, 어느 도체든 L이 존재하며 전압의 변화를 가져온다고 한다. 즉 wire도 L을 지녀서 결국 노이즈를 만드는 것이다.

데이터를 전송하는데에 있어서 전류를 땡겨서 power를 소모하는 것이다.

 

그렇게 conductor인 wire를 보게 되면서, non ideal capacitor를 살펴봐야한다. 여기에는 고주파일때의 ESR와 ESL이 존재한다. 주파수에 따른 Z(impedance)가 존재한다. 

주파수에 따른 impedance를 보면 R만 남는 공진주파수영역이 있고 (resonance) Cap의 역할을 하는 부분과  L의 역할을 하는 부분이 있다. 즉 주파수에 따라서는 Capacitor가 inductor 역할만을 할 수 있는 것이다.

그래서 그러한 주파수 영역 구간을 알아야한다. 

C를 C처럼 사용하기 위해서...

 

DECAP의 역할을 보면 DECAP이 달리는 것에 따라서 impedance의 peak가 달라지게 된다.

Power와 GND 사이도 cap이 기생으로 존재하니까 impedance 그래프에 peak가 있기 마련이다. 

만일 Z가 큰 부분의 주파수를 뭣도 모르고 사용하게 된다면, 노이즈가 커져서 문제가 발생하는 것이다.

그래서 Decap의 유무에 따라서 주파수영역에 대한 자세한 분석이 필요하다. DECAP을 많이 단다고 무조건 좋은 것은 아니다. Decap에 따라서 노이즈가 더 크게 나타날 수도 있다. (어느 주파수에 따라 다르지만)

 

공진점에 따라서 Cap을 선정해야하는 것이다. decap에 따라서 ESL이 있고, 물론 많이 달면 확률적으로 impedance가 낮아지는 것은 맞지만, 어느 주파수는 커져있기에 주의가 필요하다.

그래서 target에 잘 맞춰야하는 것이다.

 

아무튼 LC 공진점에 대해서 잘 생각해야한다. 

Plane Cavity로 Power와 GND가 cap의 역할로 공진점이 존재한다. 그래서 특정 주파수영역에서는 plane이 흔들리는 현상이 존재한다.

P/G plane이 고주파면 더 흔들리는 것이다. 이전에 말했듯이 30cm파장이 1Ghz인데, PCB는 가령 30cm쯤 된다. 하지만 10Ghz가 넘어가면 더 짧은 부분에 파장이 있고 이에 맞춰서 공진이 생길 수 있다.

그렇게 Z spike가 생기는 지점이 존재하는 것이다. 

 

이를 방지하기 위해서 via를 뚫어서 멀쩡하지 않는 PCB를 만드는 것이다. 그렇게 타겟에 맞춰서 공진을 방지하는 것이다.

이에 대해서 Q factor에 대한 이야기도 있지만 (Q factor가 low여야 좋은 것) 자세히 다루지는 않았다.

 

 

 

cf. 모든 자료의 출처는 '경북대학교 송대건 교수님' 이십니다.